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 |  8   |  Oct. 22   |  Lab D  |  <hi>Lab Test #1</hi>  |  [[Digital Logic]]  |
 |  9   |  Oct. 29   |  <hi>Lab Test #1</hi>  |  Lab K   |  [[The Single Cycle CPU]]  |
-|  10  |  Nov. 5    |  Lab K  |  Lab L   |  |
+|  10  |  Nov. 5    |  Lab K  |  Lab L   |  [[The Multi-Cycle CPU]]  |
-|  11  |  Nov. 12   |  Lab L  |  Lab M   |  <hi>In-Class Test #2</hi>  |
+|  11  |  Nov. 12   |  Lab L  |  Lab M   |  <hi>In-Class Test #2</hi>  [[Verilog Modules]]  |
-|  12  |  Nov. 19   |  Lab M  |  Lab N   | |
+|  12  |  Nov. 19   |  Lab M  |  Lab N   |  [[Pipelines]]  |
-|  13  |  Nov. 26   |  Lab N  |  <hi>Lab Test #2</hi>  | |
+|  13  |  Nov. 26   |  Lab N  |  <hi>Lab Test #2</hi>  |  [[Caches]]  |
 |  14  |  Dec. 3  |  <hi>Lab Test #2</hi>  ^  ^  |